module tb_clk_switch;

   reg  clk_a;
   reg  clk_b;
   wire out_clk;

   reg select;

   initial
     begin
        select <= 1'b0;
        clk_a   <= 1'b1;
        clk_b   <= 1'b1;
        #87.2
        select <= 1'b1;
        #81.9
        select <= 1'd0;
        #50
        $stop;
     end

   always #5.7   clk_a = ~clk_a;
   always #2.5   clk_b = ~clk_b;

clk_switch ins1 (
   .clk_a(clk_b),
   .clk_b(clk_a),
   .select(select),
   .out_clk(out_clk)
   );
endmodule